pythonでバイナリデータを2進数にした後、いろいろ操作する方法をまとめてみた。 いろいろ操作した後にバイナリデータや整数に変換する方針にしている。正しいのかな？ import sys def main(): binary_data = b'\x08' # binary_data = b'\x48\x65\x6c\x6c\x6…
こちらは本体。入力データと出力データそれぞれ、選ばれた時用と選ばれてない時用の2種類、計4種類（2×2）を準備する。 その後、1つのテストの設定にする。 #test.py import openpyxl from common_function import get_position_from_ws from common_functio…
openpyxlを使ってみた。整理できていないけど、参考として記載。 import openpyxl base_port_row =0 base_port_column =0 wb = openpyxl.load_workbook(filename = 'sample_1.xlsx') ws = wb.active #test_list = [[input_1,infile,bpp,epp,hsize,vsize],[..…
pythonで、正規表現を使って文字を抜き取りたいと思って作成した。 自分用のメモ書きです。 import re text = "*[13:0]*[23:14]*[25:24]" pattern = r'\*\[(\d+:\d+)\]' matches = re.findall(pattern,text) numbers = [] for match in matches: start,end =…
便利なモニタ用のモジュールを作成中。今回はシンプルな2つのデータを常時監視するモニタを作成しました。 このモニタは、bindでdutの内部にインスタンス化することを想定しています。内部信号をモニタに接続して、CSVファイルに格納します。 CSVファイルに…
verilogのデータをモニターして結果をcsvファイルにダンプしようと思った。 データを取得開始するタイミングは、if($realtime >= 時間)で行うようにした。 module dut( input clk, input rst_n, input [3:0] add, input we, input [7:0] wdata, output [7:0]…
verilogの検証時に、c言語でリファレンスモデルを作成する場合がある。 出力データが、verilogとリファレンスモデルで合わない時に、それぞれの内部の信号を確認する必要が出てくる。 その時に、いちいち内部信号用のprintf文を書いていると、時間がかかるし…
pythonでバイナリファイルを作成したり、上詰めされたRGBのデータを取り出すなど。 from sys import byteorder print ("change binary data") hsize = 2 vsize = 8192 data_size = hsize * vsize element_per_pixel = 12 lower_assign = 2 byte_per_element …
ポートと内部信号のリストから、verilogファイルを決まったインデントで生成したいと思いました。 そのためのpythonコードを作成したので、共有しておきます。 まず、入力するcsvファイル（ports.csv）です。以下のように（moduleは除く）、<1:種類>, <2:名…
目標 Vitisでアクセラレーションプラットフォームを作成するにあたり、PetalinuxがLinuxでしか動作しないツールと分かった。今回は、UbuntuをWindowsPCへインストールする。 Ubuntuのインストール Chromeで.isoファイルをダウンロードしたが、まったく反応が…
第一階層下の特定の拡張子のファイルを削除するコマンドを使った。 rm -rf ./*/*.txt
今日はAMDのZYNQ - 7010の評価ボードZYBO Z7を購入して、ライセンスファイルを作成して動作させるまでのメモ。 まず下記を購入する。 買ったもの ・ＺＹＢＯ Ｚｙｎｑ−７０１０評価ボード Ｚ７−１０ 開発環境ソフトライセンス付: マイコン関連 秋月電子通商-…
