ポートと内部信号のリストから、verilogファイルを決まったインデントで生成したいと思いました。 そのためのpythonコードを作成したので、共有しておきます。 まず、入力するcsvファイル（ports.csv）です。以下のように（moduleは除く）、<1:種類>, <2:名…