verilogのデータをモニターして結果をcsvファイルにダンプしようと思った。 データを取得開始するタイミングは、if($realtime >= 時間)で行うようにした。 module dut( input clk, input rst_n, input [3:0] add, input we, input [7:0] wdata, output [7:0]…

verilogの検証時に、c言語でリファレンスモデルを作成する場合がある。 出力データが、verilogとリファレンスモデルで合わない時に、それぞれの内部の信号を確認する必要が出てくる。 その時に、いちいち内部信号用のprintf文を書いていると、時間がかかるし…