こちらは本体。入力データと出力データそれぞれ、選ばれた時用と選ばれてない時用の2種類、計4種類（2×2）を準備する。 その後、1つのテストの設定にする。 #test.py import openpyxl from common_function import get_position_from_ws from common_functio…

openpyxlを使ってみた。整理できていないけど、参考として記載。 import openpyxl base_port_row =0 base_port_column =0 wb = openpyxl.load_workbook(filename = 'sample_1.xlsx') ws = wb.active #test_list = [[input_1,infile,bpp,epp,hsize,vsize],[..…

pythonで、正規表現を使って文字を抜き取りたいと思って作成した。 自分用のメモ書きです。 import re text = "*[13:0]*[23:14]*[25:24]" pattern = r'\*\[(\d+:\d+)\]' matches = re.findall(pattern,text) numbers = [] for match in matches: start,end =…

便利なモニタ用のモジュールを作成中。今回はシンプルな2つのデータを常時監視するモニタを作成しました。 このモニタは、bindでdutの内部にインスタンス化することを想定しています。内部信号をモニタに接続して、CSVファイルに格納します。 CSVファイルに…

verilogのデータをモニターして結果をcsvファイルにダンプしようと思った。 データを取得開始するタイミングは、if($realtime >= 時間)で行うようにした。 module dut( input clk, input rst_n, input [3:0] add, input we, input [7:0] wdata, output [7:0]…

verilogの検証時に、c言語でリファレンスモデルを作成する場合がある。 出力データが、verilogとリファレンスモデルで合わない時に、それぞれの内部の信号を確認する必要が出てくる。 その時に、いちいち内部信号用のprintf文を書いていると、時間がかかるし…

pythonでバイナリファイルを作成したり、上詰めされたRGBのデータを取り出すなど。 from sys import byteorder print ("change binary data") hsize = 2 vsize = 8192 data_size = hsize * vsize element_per_pixel = 12 lower_assign = 2 byte_per_element …